Des chercheurs de l’Imec ont dévoilé une architecture de mémoire hybride NAND-DRAM basée sur la technologie des dispositifs à couplage de charge (CCD), un développement visant à améliorer la vitesse de la mémoire et la rentabilité. Cette architecture CCD 3D innovante résout le goulot d’étranglement du « mur de mémoire » dans l’informatique IA, où les unités de traitement telles que les GPU subissent des retards dans l’attente des données en raison d’une bande passante mémoire insuffisante.
La conception fusionne la vitesse et la réécriture de la DRAM avec la densité de la NAND, la distinguant des agencements conventionnels de cellules de mémoire plates en empilant les cellules de mémoire verticalement. Cette approche imite l’architecture NAND 3D et offre des avantages potentiels, notamment une réduction des fuites et une meilleure rentabilité grâce à la densité plus élevée des cellules mémoire.
La technologie CCD, traditionnellement utilisée dans les appareils photo numériques, a été adaptée pour améliorer les systèmes de mémoire. Le prototype d’Imec utilise de l’oxyde d’indium et de gallium-zinc (IGZO) au lieu du silicium, ce qui promet des avantages tels qu’une meilleure conservation des données et une consommation d’énergie réduite. Le prototype a atteint des vitesses de transfert de charge supérieures à 4 MHz, bien qu’il intègre actuellement un nombre limité de couches empilées.
Imec prévoit que l’architecture CCD 3D pourrait évoluer de la même manière que la NAND, avec des puces disponibles dans le commerce dépassant désormais 200 couches. L’architecture est conçue pour un accès aux données au niveau des blocs, optimisant ainsi les performances des charges de travail d’IA modernes par rapport à la DRAM adressable par octets. « Contrairement à la DRAM adressable par octets, notre dispositif CCD 3D est conçu pour fournir un accès aux données au niveau bloc, ce qui est mieux adapté aux charges de travail d’IA modernes », a déclaré Maarten Rosmeulen, directeur du programme pour la mémoire de stockage.
Les projets futurs positionnent cette architecture comme un dispositif CXL Type-3, facilitant la communication entre les GPU, les CPU et les accélérateurs conformément aux normes de l’industrie. Il y a plusieurs défis à relever, notamment la gestion thermique, l’évolutivité des couches et l’intégration réelle du prototype. Cependant, en cas de succès, cette architecture de mémoire pourrait réduire considérablement les coûts associés à la DRAM dans les infrastructures d’IA.
Les recherches en cours d’Imec pourraient conduire à la création d’une nouvelle catégorie d’architectures de mémoire qui surpassent les conceptions actuelles, indiquant un avenir prometteur pour les avancées technologiques en matière de mémoire.
